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超声无损检测技能是依据资料缺点所显现的声学性质对超声波传达的影响来勘探其缺点的办法。沧州欧谱使用该技能可以丈量各种金属、非金属、复合资料等介质内的裂缝、气孔、搀杂等缺点信息。由于超声波检测具有穿透力强，检测灵敏度高级长处，因而在航空航天、冶金造船、石油化工、铁路等范畴起着广泛的效果。普通选用超声无损检测技能的超声探伤仪有模仿式和数字式之分，跟着计算机技能、微电子技能及数字信号处置技能的开展，传统的模仿式超声探伤仪正逐渐被功用进步的数字式超声探伤仪所替代。
超声波的回波信号是高频信号，其间间频率最高到达20 MHz以上，常用的超声波探头中回波信号的频率普通为2．5～10 MHz，要使这样的高频信号数字化，体系就对模／数变换电路提出了很高的恳求。依据Shannon采样定理和Nyquist采样原则，在抱负的数据收集体系中，为了使采样信号不失真地复现输入信号，采样频率至少是输入信号最高频率的两倍。在实践使用中，为包管数据收集的准确度，应增加在每个输入信号周期内的采样次数，普通每周期采样7～lO次。沧州欧谱有些体系对采样信号频率的恳求更高。现有的模／数变换电路计划在可靠性、功耗、采样速度和精度上都存在许多缺乏，不能满意某些实践情况的需求，而大规模集成电路技能的开展为描绘高速、高精度、高可靠性、低功耗的超声信号收集计划供给了可能性。本文描绘了一种采样速率达100 MHz的超声波收集模块，并颠末FPGA对采样数据进行紧缩后进行数据缓存。
1 数字式超声探伤仪原理
数字式超声探伤仪布局框图如图1所示。
数字化超声探伤仪普通包罗超声发射单元、超声接纳单元、信号调度单元(包罗扩大、检波、滤波等模仿信号处置环节)、模数(A／D)变换单元、数据缓冲单元、数据处置单元、波形显现单元以及体系操控与输入／输出单元(包罗通讯、键盘操作、报警等)。本文首要评论数字式超声探伤仪中高速收集的关键技能与完结办法，涉及到A／D变换单元和数据缓冲单元。
2 高速度、高精度采样硬件布局
2．1 数据收集模块的布局框图
图2给出本文数据收集模块的硬件布局框图，它由高速A／D数据变换器、FPGA、时钟电路、复位电路及电源电路组成。其间，A／D数据变换器担任对模仿信号进行收集变换；FPGA担任收集操控、数据紧缩及数据缓冲。下面临A／D数据变换器及FPGA进行引见。
2．2 AD9446简介
AD9446是一种16 b ADC，具有高达100 MSPS的采样率，还集成有高性能采样坚持器和参阅电压源。同大多数高速大动态规模的ADC芯片相同，AD9446也是差分输入，这种输入方法可以很好地按捺偶次谐波和共模信号的搅扰。AD9446可以任务在CMOS形式和低电压差分信号(LVD-S)形式，颠末输出逻辑操控引脚进行形式设置。别的，AD9446的数字输出也是可选择的。可认为直接二进制源码或二进制补码方法。在实践电路的PCB描绘中，由于AD9446是对噪声灵敏的模仿器材，所以在详细PCB描绘时需做到以下几个方面：A／D模仿电源独自供电，模仿地与数字地单点接地，差分输入线等长，选用准确的参阅电压源等。
2．3 收集操控、数据紧缩及数据缓冲的FPGA完结
FPGA首要完结整个模块的数据收集操控、数据紧缩及数据缓冲等功用。沧州欧谱文中FPGA选用Xilinx公司的Spartan3E系列(XC3S500E)。这款FPGA芯片功用强大，I／O资源丰富，可以满意许多实践场合的需求。下面临其间数据收集操控、数据紧缩及数据缓冲FIFO的描绘做出引见。
2．3．1 数据收集操控
AD9446芯片的操控时序与传统的低速A／D有所不同，它彻底依托时钟来操控其采样、变换和数据输出。镀层测厚仪http://www.ducengcehouyi.com AD9446通常在CLK第一个时钟的上升沿开端采样变换，并在颠末推迟tpd后，开端输出数据。而数据则在第13个时钟到来时才出现在D15～D0端口上。图3是AD9446任务在CMOS形式下的时序图。
数字时钟办理单元(DCM)是FPGA内部办理、掌控时钟的专用模块，能完结分频、倍频、去颤动和相移等功用。颠末FPGA的DCM可以很方便地对AD9446的时钟输入信号进行掌控。在实践电路中需求注重的是要做到DCM倍频输出的时钟信号与AD9446的时钟输入信号坚持电平匹配。
下面给出调用DCM后时钟输出的VHDL言语描绘：
2．3．2 数据紧缩
数据紧缩处置是对射频信号高速采样后进行前置处置的重要环节之一，需求在坚持超声回波信号基本特征前提下对采样数据进行在线紧缩，并且恳求紧缩后的数据与原始采样信号的包络相吻合。为此，在每次紧缩过程中，只取采样所得的最大值，而放弃其他采样值。FPGA将计算所得采样数据的紧缩比、探头前沿延时计数值等数据送入相应的锁存器，然后宣布时序复位指令并发射，发动探头延时计数，延时到后发动A／D采样，还紧缩比计数器开端计数，在时钟信号的操控下，每采样一次，紧缩比计数器减1，并将当时采样值与前次采样值比拟，如大于则保管，不然放弃，直至紧缩比计数到零后，得到一个有用的采样数据。还紧缩比计数器主动复位，重新开端计数，其任务流程如图4所示。
2．3．3 数据缓冲
为了处理前端数据收集与后端数据传输在速率上的不匹配问题，在FPGA内部设置一块数据缓冲FIFO，巨细为8K×16 b，紧缩后的数据直接存储到FIFO中，而微处置器对FIFO中数据的读取颠末中止方法完结。数据缓冲FIFO颠末core generator例化，只需求少数的读／写操控逻辑就可以使FIFO正常任务，并且FIFO的巨细可以在FPGA供给的RAM位数规模内灵敏设置。下面给出例化后的FIFO的VHDL言语描绘：
保管在FIFO中的数据颠末这些逻辑操控端口便于微处置器对其进行读取、清零等操作。
3 结语
描绘的根据AD9446的数据收集模块选用FPGA完结数据收集操控、数据紧缩及数据缓冲等功用，简化了硬件电路，提高了模块的可靠性和稳定性，并有利于模块的功用晋级。还选用高速高精度模／数变换器满意了数字式超声波探伤体系对数据收集精度方面的恳求。别的，FP-GA对数据进行的预处置，方便了微处置器对数据的调用和后处置。
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