32通道声发射特征参数的实时提取

摘 　要:采用硬件描述语言 V HDL (very2high2speed integrated circuit hardware description lan2 guage)设计出现场可编程门阵列(FPGA)芯片 ,沧州欧谱实时提取 32 通道的声发射信号的两个特征参数(到 达时间和声发射振铃计数) ,以实现声发射源定位以及强度评价。

关键词:声发射检验;声发射信号;现场可编程门阵列 　　

中图分类号 : TG115. 28 　　　文献标识码:A 　　　

文章编号:100026656 (2003) 0820390204

ACQUISITION OF 322CHANNEL ACOUSTIC EMISSION PARAMETERS : DESIGN OF FIELD PROGRAMMABL E GATE ARRAY XIA Zhan2hong , L IU Shi2feng (Department of Mechanical Engineering , Tsinghua University , Beijing 100084 , China) Abstract : An FPGA(field programmable gate array) chip was developed with VHDL (very2high2speed integrated cir2 cuit hardware description language) for real2time picking2up of two acoustic emission parameters(arriving time & ring count) in 322channel acoustic emission testing , which could be used to realize source location and intensity evaluation. Keywords :Acoustic emission testing ; Acoustic emission signal ; Field programmable gate array 　　

FPGA [1 ,2 ]是一种可由用户根据所设计的数字 系统要求 ,在现场自由配置和定义的高密度专用数 字集成电路。FPGA 将现代 VL SI(超大规模集成电 路)逻辑集成的优点和可编程器件设计灵活、上市快 速的长处相结合 ,使设计者在 FPGA 开发系统软件 的支持下 ,现场直接根据系统要求定义和修改逻辑 功能 ,短期内即可完成大规模复杂数字系统的设计。 基于上述优点 ,FPGA 已广泛用于现代电子系统 ,成 为系统设计及 ASIC(专用集成电路) 验证的一种重 要手段。 V HDL [3 ]语言最初是在 20 世纪 80 年代后期由 美国国防部开发的 ,1987 年 12 月由 IEEE 标准化 (定为 IEEE 1076 —1987 标准 ,1993 年进一步修订 , 定为 ANSI/ IEEE 1076 —1993 标准) ,成为 IEEE 的 工业标准 , V HDL 语言已经广泛应用于数字系统 收稿日期:2002206217 基金项目:北京市自然科学基金资助项目(3011001) 设计领域。 与系统硬件设计的传统方法相比 ,V HDL 语言 的优点是 ①功能强大 ,可进行系统级的硬件描述。 ②与具体器件和工艺无关 ,设计者在用 V HDL 进 行系统设计时不必十分熟悉器件的结构。③作为 一种 IEEE 的工业标准 ,V HDL 语言使设计成果便 于共享和复用。④具有很好的可移植性 ,用 V HDL 语言可以把综合到 FPGA 的设计很容易地转成 A2 SIC的设计。 笔者将上述技术应用于声发射检测 ,用 V HDL 语言设计 FPGA 芯片 ,以实现 32 通道声发射信号特 征参数的实时提取。

1 　用 VHDL 进行 FPGA设计

1. 1 FPGA芯片的输入输出信号 根据声发射检测的实际情况以及预期所要实现 的功能 ,所设计的 FPGA 芯片输入输出信号见图 1。 图 1 FPGA 芯片的输入输出信号(虚线框内)

1. 1. 1 　输入信号 (1) 复位信号 Reset 该信号采用异步复位的方式 ,用于整个芯片的 复位 ,并建立初始状态。 (2) 时钟信号 Clock 该信号给整个芯片以同步方式工作提供时钟 , 同时还为记录信号到达时间提供基准。 时钟频率的高低取决于声发射信号的频率、声 发射源定位精度要求以及 FPGA 的最高工作速度 , 在满足 FPGA 工作速度的前提下 ,时钟频率越高 , 可记录声发射信号的频率也越高 ,记录到达时间的 精度也越高 (通常记录的最大误差为一个时钟周 期) ,相应记录的位数(即计数器的位数)也越长。

笔 者初步设定时钟频率 f = 30MHz。该频率可以满足 32 通道的声发射信号频率(典型声发射信号为几百 千赫)的要求。FPGA 芯片记录的到达时间误差最 大为一个时钟周期 ,因此产生的定位最大误差δ为 δ = v f (1) 式中 v ———声速(在金属压力容器中 ,声速通常取 3 000m/ s) 代入数据得δ= 0. 1mm ,由此可见笔者设计的 FP2 GA 芯片在记录到达时间方面具有很高精度 ,所产 生的定位误差很小 ,与检测中其它因素引起的定位 误差相比可忽略不计。 (3) 32 通道振铃脉冲信号 EN EN 由声发射信号与比较器的比较电平相比较 而产生 ,一旦声发射信号越过预先设定的参考门限 , 就产生振铃脉冲 ,对应的 EN 有效 ,在满足一定条件 下 ,芯片将记录该振铃脉冲的到达时间、振铃计数和 相应的通道号 ,同时输出标志位。 (4) 事件延时信号 TL 在声发射检测中 ,为了消除由于边界反射以及 频散产生的影响 ,引进了事件延时信号 ,事件延时的 取值与声发射信号的强弱、传播距离以及介质的厚 度等因素有关[4 ] , TL 应能选择 ,并有一定范围。 笔者用 16 位数据宽度来表示事件延时值 TL , 由此得到 TL 的范围为 0～2. 2ms。

1. 1. 2 　输出信号 (1) 信号到达时间 该输出信号用于记录声发射信号的到达时间。沧州欧谱 其数据宽度决定发射检测中两个声发射信号之间的 最大距离 L max ,通常情况下 L max≈50m ,因此可根 据该值来确定数据宽度 N L max = v 2 N f (2) N = log2 L max f v (3) 代入数据得 N = 18. 9 ,因此取 N = 19 即可满足上 述要求。 (2) 通道号 该信号用于记录声发射信号所对应的通道号 , 总数为 32 通道 ,因此可用 5 位数据宽度来实现。 (3) 振铃计数 该信号用于记录一个声发射信号所产生的振铃 脉冲数。由于最终得到的数据将以 PCI 总线方式 进行传送 ,因此总的输出数据宽度是 32 位 ,由此可 得振铃计数的数据宽度为 8 位 ,从而得到记录的最 大振铃数为 256 ,通常能满足声发射信号的要求。 (4) 标志位 高电平有效 ,用于表示 FPGA 已经记录到声发 射信号特征参数 ,便于后续电路读取这些特征参数。

1. 2 　用 VHDL 进行功能描述 [5 ] V HDL 语言具有 Top2Down (自顶而下) 的设计 特点 ,因此在进行 FPGA 芯片设计时 ,可利用这一 特点按实现功能把整个模块分成多个子模块 ,然后 在 V HDL 的顶层文件中调用这些模块 ,实现预期的 功能。笔者把整个模块分为三个子模块 ,即系统计 时模块、单通道记录模块以及 32 通道选通模块。以 下具体阐述上述子模块及顶层模块的设计。

1. 2. 1 　系统计时模块 (1) 实现功能 　该模块用于提供 32 通道一个 统一的时间刻度 ,并给单个通道记录模块提供声发 射信号到达时间。 (2) 设计方案 　该模块为带复位输入和进位输 出的 19 位同步计数器 ,复位输入用于整个芯片的复 位 ,计数器满 ,即一次采样结束 (采样时间长度为 17. 5ms)时将输出一个进位脉冲 ,用于复位 32 个单 通道记录模块 ,进行下一次采样。

1. 2. 2 　单通道记录模块 (1) 实现功能 　该模块在声发射信号越过参考 门限时 ,记录对应通道信号到达时间以及振铃计数 , 同时产生信号有效标志位。 (2) 设计方案 　为提高工作速度以及电路的稳 定性 ,可用同步方法来设计 ,由于记录过程的时序较 复杂 ,可以利用 V HDL 状态机模型 (图 2) 来实现。 以下对状态机中各状态进行简单描述: 图 2 　记录模块的状态机模型示意图 comp-counter ———用于记录相邻两个脉冲时差的计数器 (a) Start 　在复位信号有效的情况下进入此状 态。此时整个模块处于初始状态。 (b) Record 　当 EN = ’1’时 ,模块进入 Record 状态。该状态下 ,模块记录信号到达时间以及上一 个信号的振铃计数值 ,并把标志位 flag 置’1’,同时 把 comp-counter 清 0。

(c) Idle Record 状态结束后 ,紧接着下一个时 钟周期进入此状态。在 Idle 状态下 ,comp-counter 开始计数。同时模块开始查询前面通道的flag 是否 为’1’,若是 ,则该通道把记录的数据保持住 ,flag 继 续置’1’(通道 0 除外) ,直到前面的数据读取完(即 flag 为 0)才开始读取该通道的数据 ,读取完毕把该 通道的flag 清 0。 (d) Waiting EN = ’0’时进入此状态。在 Waiting 状态下 ,comp-counter 继续计数 ,同时模块 等待下一振铃脉冲的到来。 (e) Judge 　当下一个振铃脉冲出现( EN = ’1’) 时 ,电路进入此状态。在Judge 状态下 ,模块立刻把内 部 comp-counter 计数器的当前值与 TL 进行比较。若 comp-counter ≥TL ,则表示这是一个新的声发射信号 , 电路接下来进入 record 状态;反之若 comp-counter < TL ,则表示这个脉冲与前面一个脉冲是同一个声发 射信号 ,zl-counter 加 1 ,并且comp-counter 清 0 ,以用于 进行下一次判断 ,电路进入 Idle 状态。 通过建立上述状态机模型 ,就可以完成单通道 记录模块的设计 ,该模块可以作为一个子模块 ,在顶 层文件中进行调用。

1. 2. 3 32 通道选通模块

(1) 实现功能 　该模块用于协调 32 个单通道 记录模块 ,把记录的数据输出到芯片的输出端口 ,确 保不会产生数据丢失和总线竞争。

(2) 设计方案 　由于每个通道都是并行工作 的 ,因此有可能在某一时刻多个通道同时接收到声 发射信号 ,这样对应模块就会立即记录下该信号的 特征参数并输出 ,而整个芯片的外部输出端在某一 时刻只能有一个通道的数据输出。因此在上述情况 下就要考虑内部选通的问题。笔者的方案是 ,定义 0 通道优先级最高 ,然后从通道 1 ,2 , …,31 依次递 减。这样当第 N (0 < N ≤31) 通道记录下参数,产 生标志信号时,需要立即查询其前面的第 N - 1 , N - 2 , …,1 ,0 的每个通道的标志位是否为’1’,如果 是(表示前面的通道中有新数据并没有读走) ,则该 第 N 通道的标志位一直处于置位状态(即把数据锁 存起来) ,直到前面通道的标志位复位后才把该通道 的数据读走。这样就可确保各通道的数据不丢失。

1. 2. 4 　顶层模块设计 顶层模块的功能就是调用上述每个子模块,焊缝探伤仪http://www.hanfengtanshangyi.com同 时把子模块之间端口正确连接起来构成整个芯片的 内部结构,实现预期的功能。顶层结构示于图 3。 图 3 FPGA芯片的内部结构 2 FPGA综合、布局布线和时序仿真

2. 1 　综合及布局布线 在用 V HDL 进行 FPGA 芯片设计后 ,需借助 EDA(电子设计自动化) 工具进行综合 ,综合的目的 就是把 V HDL 语言转换为与 FPGA 结构相映射的 网表文件 ,然后再利用布局布线适配器调用网表文 件进行优化和布局 ,生成 FPGA 配置文件 ,用于下 载到具体的目标器件中。笔者使用的综合工具是 Synopsys公司的 Fpga express ,布局布线工具是 Al2 tera 公司的 Max + PlusII ,FPGA 芯片是 Altera 公司 的 EP1 K100Q I20822。

2. 2 　时序仿真(功能验证) 在完成 FPGA 的综合和布局布线后 ,需进行时 序仿真 ,目的是检验设计的结果与预期要求是否一 致。时序仿真已将目标器件的硬件特性(如延时特 性及建立保持时间等) 考虑进去了 ,因此 ,仿真的结 果与芯片的实际工作状况较吻合。 由于设计的 FPGA 芯片用于声发射检测中的 特征参数提取 ,因此仿真时的输入信号应与实际声 发射检测情况相符。为此 ,在时序仿真前 ,用铅笔芯 断裂来模拟脉冲声发射源。然后通过设定某一参考 门限来得到相应的振铃脉冲 ,图 4 和图 5 分别是用 示波器观察到的断铅信号模拟的声发射信号波形和 相应的振铃脉冲。